VHDL: Tek Saatli Gerçek Çift Bağlantı Noktalı RAM

author-image

By

Bu örnek, VHDL'de aynı saat döngüsünde bağımsız okuma veya yazma işlemlerinin herhangi bir kombinasyonuyla 64 bit x 8-bit eşzamanlı, gerçek çift bağlantı noktalı RAM tasarımını açıklar. Tasarım birimi, ilgili bağlantı noktasının yazma etkinleştirme girişi ile okuma ve yazma işlemleri arasında dinamik olarak geçiş sağlar. Sentez araçları, HDL kodunda RAM tasarımlarını tespit eder ve hedef cihaz mimarisine bağlı olarak altsyncram veya altdpram mega İşlevlerini otomatik olarak çıkarsar.

Şekil 1. Tek saat üst düzey diyagrama sahip gerçek çift bağlantı noktalı RAM.

Bu örnekte kullanılan dosyaları indirin:

Bu tasarımın kullanımı Intel Tasarım Örneği Lisans Sözleşmesi hüküm ve koşullarına® tabidir ve bu hükümlere tabidir.

Tablo 1. Tek Saat Bağlantı Noktalı Listelemeye Sahip Gerçek Çift Bağlantı Noktalı RAM

Bağlantı Noktası Adı

Türü

Açıklama

dataa[7:0], datab[7:0]

Giriş

A ve B bağlantı noktası 8 bit veri girdileri

addr_a[5:0], addr_b[5:0]

Giriş

A ve B bağlantı noktası 6 bit adres girdileri

we_a, we_b

Giriş

Yazma, A ve B bağlantı noktası girişlerini etkinleştirir

clk

Giriş

Saat girişi

q_a[7:0], q_b[7:0]

Çıkış

A ve B bağlantı noktası 8 bit veri çıkışları

Bu sayfadaki içerik, orijinal İngilizce içeriğin insan ve bilgisayar çevirilerinin birleşiminden oluşur. Bu içerik size kolaylık sağlamak ve genel bilgi vermek için sunulmuştur ve eksiksiz veya hatasız olmasına güvenilmemelidir. Bu sayfanın İngilizce versiyonu ile çevirisi arasında herhangi bir çelişki olması durumunda İngilizce içerik geçerli ve üstün sayılmalıdır. Bu sayfanın İngilizce versiyonunu görüntüleyin.